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このページでは、ハードウェア記述言語(HDL)へのソースコード生成を対象にしたステートマシン図のモデリング方法について説明します。ハードウェア記述言語(HDL)はユニファイド版あるいはアルティメット版で利用できます。
HDLが対象のステートマシン図では、以下の内容を前提としています。:
項目 |
説明 |
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対象のトリガが明示されること |
種類が「時間」のトリガで、アクティブ状態への遷移を引き起こすトリガはクロックであると見なします。トリガの仕様の欄には対象の言語に応じた内容を記述する必要があります。
クロックトリガの仕様
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ポートとトリガの割り当て |
対象のコンポーネントのポートを定義した後は、ステートマシン図で利用するトリガとポートを関連づける必要があります。
次の図はその例です。
ポートとトリガの割り当ては、依存の関係を利用します。 |
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アクティブ状態 |
上記の2つの条件は、ハードウェアコンポーネントの実装を可能にするために必要な準備です。 これらの準備が終わった後は、アクティブな状態 (状態マシン要素に含まれる状態)を作成し、ステートマシン図のモデリングを行います。 |
注意: |
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参照: