VHDLの追加情報

この言語は、ユニファイド版とアルティメット版で利用できます。ソースコードの読み込みと生成をラウンドトリップして設計開発を進めることができます。

Enterprise ArchitectがVHDLのソースコードを生成あるいは読み込みする場合に特別に利用する情報は次の通りです。

ステレオタイプ

ステレオタイプ	適用先	対応
architecture	クラス要素	architectureであることを示します。
asynchronous	操作	非同期プロセスであることを示します。
configuration	操作	configurationであることを示します。
enumeration	内部クラス	enum型であることを示します。
entity	インターフェース要素	entityであることを示します。
part	属性	インスタンス化されたコンポーネントであることを示します。
port	属性	ポートであることを示します。
signal	属性	signal宣言であることを示します。
struct	内部クラス	レコード定義であることを示します。
synchronous	操作	同期プロセスであることを示します。
typedef	内部クラス	type あるいは subtypeの定義であることを示します。

タグ付き値

タグ	適用先	対応
isGeneric	属性 (port)	汎用インターフェースのポートの宣言です。
isSubType	内部クラス (typedef)	subtype定義です。
kind	属性 (signal)	シグナルの種類です。 (例 register, bus)
mode	属性 (port)	ポートのモードです。 (in, out, inout, buffer, linkage)
portmap	属性 (part)	インスタンス化されたコンポーネントのポートの割り当てです。
sensitivity	操作 (synchronous)	逐次処理プロセスのsensitivityリストです。
type	内部クラス (typedef)	型宣言に対応する型です。
typeNameSpace	属性 (part)	インスタンス化されたコンポーネントの型の名前空間です。

利用手順:

ツールボックスのVHDLページを利用します。

グループ	項目	説明
VHDL	Architecture	エンティティに対応するアーキテクチャを定義します。 architectureのステレオタイプが設定されたクラス要素です。
	Entity	ポート定義を持つエンティティを定義します。 entityのステレオタイプが設定されたインターフェース要素です。
	列挙	列挙型を定義します。 enumerationのステレオタイプが設定された列挙要素です。
	Struct	VHDLのレコードを定義します。 structのステレオタイプが設定されたクラス要素です。
	Typedef	VHDLのtypeあるいはsubtypeを定義します。 typedefのステレオタイプが設定されたクラス要素です。
VHDLの特性	Port	VHDLのポートを定義します。 portのステレオタイプが設定された属性です。
	Part	VHDLのインスタンス化されたコンポーネントを定義します。 partのステレオタイプが設定された属性です。
	シグナル	VHDLのシグナルを定義します。 signalのステレオタイプが設定された属性です。
	Procedure Concurrent Sequential Configuration	VHDLのプロセスを定義します。 asynchronousのステレオタイプが設定された操作です。 synchronousのステレオタイプが設定された操作です。 configurationのステレオタイプが設定された操作です。

注意:

ハードウェア記述言語(HDL)を利用する場合には、MDGテクノロジー「システムエンジニアリング」を有効にする必要があります。このMDGテクノロジーは、ユニファイド版およびアルティメット版で利用できます。ただし、インストール直後の状態では有効になっていません。利用するための手順については、サポート窓口にお問い合わせください。

参照: