Verilogの追加情報

この言語は、ユニファイド版とアルティメット版で利用できます。ソースコードの読み込みと生成をラウンドトリップして設計開発を進めることができます。

Enterprise ArchitectがVerilogのソースコードを生成あるいは読み込みする場合に特別に利用する情報は次の通りです。

ステレオタイプ

ステレオタイプ	適用先	対応
asynchronous	操作	並列プロセスであることを示します。
enumeration	内部クラス	enum型であることを示します。
initializer	操作	初期化プロセスであることを示します。
module	クラス	モジュールであることを示します。
part	属性	インスタンス化されたコンポーネントであることを示します。
port	属性	ポートであることを示します。
synchronous	操作	逐次実行プロセスであることを示します。

タグ付き値

タグ	適用先	対応
kind	属性 (signal)	シグナルの種類です。 (例 register, bus)
mode	属性 (port)	ポートのモードです。 (in, out, inout)
portmap	属性 (part)	インスタンス化されたコンポーネントのポートの割り当てです。
sensitivity	操作	逐次処理プロセスのsensitivityリストです。
type	属性	属性の範囲や型の値です。

利用手順:

ツールボックスの Verilog ページを利用します。

グループ

項目

説明

Verilog

Module

モジュールを定義します。

moduleのステレオタイプが設定されたクラスです。

列挙

列挙型を定義します。

enumerationのステレオタイプが設定されたクラスです。

Verilogの特性

Port

Verilogのポートを定義します。

portのステレオタイプが設定された属性です。

Part

Verilogのインスタンス化されたコンポーネントを定義します。

partのステレオタイプが設定された属性です。

Procedure

Concurrent
Sequential
Initializer

Verilogのプロセスを定義します。

asynchronousのステレオタイプが設定された操作です。
synchronousのステレオタイプが設定された操作です。
initializerのステレオタイプが設定された操作です。

注意:

ハードウェア記述言語(HDL)を利用する場合には、MDGテクノロジー「システムエンジニアリング」を有効にする必要があります。このMDGテクノロジーは、ユニファイド版およびアルティメット版で利用できます。ただし、インストール直後の状態では有効になっていません。利用するための手順については、サポート窓口にお問い合わせください。

参照: